Stage de M2 au CEA-LIST : Exploration optimisée pour la conception automatisée des futurs processeu
Forum 'Stages' - Sujet créé le 2021-12-07 par Alix Munier
Encadrants au CEA-LIST : Lilia Zaourar, Marc Duranton
Encadrant universitaire : Alix Munier Kordon
Description du sujet
La conception des nouvelles générations de processeurs dotés de multiples coeurs de calcul et d’interfaces rapides, est un challenge. Dans ce contexte, le développement d’outils d’aide à la décision pour la conception de ces processeurs est indispensable et présente de nombreux défis, ce qui en fait un champ de recherche très actif [1].
On considère en entrée un ensemble d’applications issu de domaines variés comme le calcul haute performance (par exemple DGEMM, STREAM, WaLBerla, PARSEC, SPLASH, ...). D’autre part, une architecture matérielle est caractérisée par un ensemble de paramètres: nombre et type de cœurs, hiérarchie mémoire, dimensionnement des caches, réseaux d’interconnexion etc.... Enfin, pour évaluer l’éxecution d’une application sur une architecture matérielle fixée, on dispose de simulateurs qui per- mettent d’en évaluer les performances (temps d’exécution, latence, etc..) [2]. Le problème général consiste à trouver, pour une classe d’applications donnée, la meilleure architecture matérielle (ie. qui optimise les performances). Une première solution basée sur un algorithme génétique multi-objectif existe déjà. Elle permet d’obtenir un ensemble non dominé de configurations pour des exemples d’architectures multi-coeurs homogènes.
L’objectif de ce stage est de proposer et implémenter une méthode pour de l’exploration automatique de configurations sur un ensemble enrichi des paramètres de l’architecture. Cet algorithme sera intégré au framework A-DECA (Automated Design space Exploration for Computing Architectures) développé au Laboratoire Environnement de Conception et Architecture (LECA) du CEA-LIST.
Pour cela, le candidat sera amené à prendre en main l’environnement et à s’approprier l’infrastructure existante avec des exemples d’applications. Dans un second temps, il mettra en oeuvre un algorithme efficace dont les résultats seront comparés à l’existant. Ce stage est la première étape d’un travail de thèse sur la mise en place de stratégies plus élaborées pour résoudre concrètement le problème général posé [3].
Contexte de l’étude
Le stage sera préparé au sein du Laboratoire Environnement de Conception et Architecture (LECA) qui est impliqué dans plusieurs projets de conception ou d’aide à la conception de circuits électroniques complexes. Le LECA est ainsi fortement impliqué dans le projet de processeur européen EPI (European Processor Initiative) [4]. L’étudiant sera hébergé au CEA LIST, au département DSCIN. Paris-Saclay Campus - Nano-INNOV, Bˆat. 862-PC172 F-91191 Gif-sur-Yvette Cedex.
Contacts: lilia.zaourar@cea.fr, alix.munier@lip6.fr
Profil souhaité
Le candidat recherché est en cours de Master 2 ou en dernière année d’école d’ingénieur (bac+5) avec le souhait de poursuivre en thèse. Des connaissances solides en optimisation combinatoire, algo- rithmique, recherche opérationnelle, machine learning, langages C/C++ et Python sont requises. Des connaissances en architectures de calcul, processeurs multi-coeurs seront appréciées.
Exigeant et investi, vous avez à cœur de proposer des solutions innovantes et de travailler dans un milieu à la pointe de la technologie qui vous permettra de répondre aux enjeux de demain. Le candidat devra être doté d’un bon relationnel et posséder la capacité de travailler en équipe et en autonomie. Documents: CV détaillé, lettre de motivation, notes et rang sur les 3 dernières années, le nom d’un référent qui peut vous recommander.
Références
[1] M. Duranton, K. D. Bosschere, B. Coppens, C. Gamrat, T. Hoberg, H. Munk, C. Roderick, T. Vardanega, and O. Zendra, “The hipeac vision for advanced computing in horizon 2020,” 2021.
[2] L. Zaourar, M. Benazouz, A. Mouhagir, F. Jebali, T.Sassolas, J.-C. Weill, C. Falquez, D. P. N. Ho, A. Portero, E. Suarez, P. Petrakis, V. Papaefstathiou, M. Marazakis, M. Radulovic, F. Martinez, A. Armejach, M. Casas, and R. D. A. Nocua, “Multilevel simulation-based co-design of next gene- ration hpc microprocessors,” in International Workshop on Performance Modeling, Benchmarking and Simulation of High Performance Computer Systems (PMBS), 2021.
[3] https://www.roadef.org/forum-sujet?topic_id=3708&forum_id=2.
[4] https://www.european-processor-initiative.eu/.