Offre de stage MASTER 2
Forum 'Stages' - Sujet créé le 2008-01-04 par Marc Sevaux
Stage Master M2
Ing'enieur Int'egration d'une m'ethode d'optimisation pour l'allocation dynamique de m'emoires au sein d'un r'eseau sur puce (NoC)
Jean-Philippe Diguet CR CNRS,
Marc Sevaux Professeur UBS
Lab. LESTER, CNRS / Univ. de Bretagne Sud, Lorient, 2007/2008
1 Contexte
Le Laboratoire LESTER est sp'ecialis'e dans la conception d'outils de CAO pour l'Ad'equation AlgorithmeArchitecture appliqu'ee aux syst`emes sur silicium. Le groupe au sein du quel est propos'e ce stage, 'etudie plus sp'ecifiquement le probl`eme du codesign (logiciel/mat'eriel) pour les syst`emes embarqu'es communicants et reconfi-gurables dynamiquement. Dans ce contexte, le groupe est engag'e dans le projet AFANA soutenu par l'ANR dans le cadre de l'appel "Architectures du futur", c'est dans ce projet que s'inscrit ce stage. L'augmentation spectaculairedu nombre de processeurs, de m'emoires et de modules mat'eriels int'egrables au sein d'un syst`eme sur silicium (SoC) gr^ace aux progr`es de l'int'egration, se traduit par des capacit'es de traitement ph'enom'enales. La cons'equence decette 'evolution est un d'eplacement du principal verrou rencontr'e lors de la conception, celui-ci ne se situe en effet plus au niveau des capacit'es de traitement, qui d'epassent les besoins dans beacoup de domaine, mais aux niveauxdes communications. Ainsi la technologie classique des bus n'est plus adapt'ee, car trop complexe et limit'ee, une alternative `a cette impasse probl`eme r'eside dans la mise en oeuvre de r'eseaux sur puce (NoC).Le LESTER poss`ede d'ej`a d'une forte exp'erience dans ce domaine et dispose `a pr'esent d'un outil op'erationnel de CAO uSpider permettant de g'en'erer le code VHDL d'un NoC optimis'e pour r'epondre `a des contraintes de latenceet de bande-passante. `A pr'esent l'objectif, notamment dans le cadre de ce projet, est d'aller plus loin en adaptant le NoC aux applications dont le profil des communication est fluctuant. Cette situation tend `a se g'en'eraliser dansle domaine du multim'edia et des t'el'ecoms. Aussi l'objet de ce stage s'inscrit dans cette volont'e de fournir au NoC des capacit'es d'observation et d'auto-adaptation.
2 Sujet
Un NoC consiste en un ensemble de routeurs connect'es suivant une topologie donn'ee et d'interfaces d'entr'eessorties. Les co^uts en surface de silicium et en consommation d'un r'eseau sont domin'es par celui des m'emoires n'ecessaires pour stocker les donn'ees `a transf'erer. Les m'ethodes courantes se traduisent par l'emploi de FIFOsmultiples qui permettent d''eviter le blocage des donn'ees et d'encaisser les pics ponctuels de communication. Cellesci sont g'en'eralement dimensionn'ees suivant le pire cas, ce qui conduit `a surco^ut qui peut s'av'erer tr`es importantdans le cas d'application au comportement fortement dynamique.
L'objectif de ce stage est d'appliquer des m'ethodes d'allocation dynamique permettant de remplacer les FIFOspar des m'emoires de type RAM afin de r'egler au mieux l'espace m'emoire en fonction des besoins constat'es en temps r'eel. Le travail consistera `a 'elaborer une m'ethode d'optimisation qui fournira hors ligne une solution initiale et quir'ealisera en ligne une optimisation dont le but sera de modifier `a la vol'ee cette allocation en fonction des besoins. Le principale point dur r'eside dans la conception d'une methode de complexit'e r'eduite pouvant ^etre ex'ecut'ee parun processeur embarqu'e disposant de capacit'es r'eduites (ex. Microblaze sur FPGA Xilinx).
3 Informations
- Contact : marc.sevaux@univ-ubs.fr, tel. 02 97 87 45 64
- P'eriode : Fev. - Ao^ut 2008
- R'emun'eration : environ 340 EUR/ mois
Ing'enieur Int'egration d'une m'ethode d'optimisation pour l'allocation dynamique de m'emoires au sein d'un r'eseau sur puce (NoC)
Jean-Philippe Diguet CR CNRS,
Marc Sevaux Professeur UBS
Lab. LESTER, CNRS / Univ. de Bretagne Sud, Lorient, 2007/2008
1 Contexte
Le Laboratoire LESTER est sp'ecialis'e dans la conception d'outils de CAO pour l'Ad'equation AlgorithmeArchitecture appliqu'ee aux syst`emes sur silicium. Le groupe au sein du quel est propos'e ce stage, 'etudie plus sp'ecifiquement le probl`eme du codesign (logiciel/mat'eriel) pour les syst`emes embarqu'es communicants et reconfi-gurables dynamiquement. Dans ce contexte, le groupe est engag'e dans le projet AFANA soutenu par l'ANR dans le cadre de l'appel "Architectures du futur", c'est dans ce projet que s'inscrit ce stage. L'augmentation spectaculairedu nombre de processeurs, de m'emoires et de modules mat'eriels int'egrables au sein d'un syst`eme sur silicium (SoC) gr^ace aux progr`es de l'int'egration, se traduit par des capacit'es de traitement ph'enom'enales. La cons'equence decette 'evolution est un d'eplacement du principal verrou rencontr'e lors de la conception, celui-ci ne se situe en effet plus au niveau des capacit'es de traitement, qui d'epassent les besoins dans beacoup de domaine, mais aux niveauxdes communications. Ainsi la technologie classique des bus n'est plus adapt'ee, car trop complexe et limit'ee, une alternative `a cette impasse probl`eme r'eside dans la mise en oeuvre de r'eseaux sur puce (NoC).Le LESTER poss`ede d'ej`a d'une forte exp'erience dans ce domaine et dispose `a pr'esent d'un outil op'erationnel de CAO uSpider permettant de g'en'erer le code VHDL d'un NoC optimis'e pour r'epondre `a des contraintes de latenceet de bande-passante. `A pr'esent l'objectif, notamment dans le cadre de ce projet, est d'aller plus loin en adaptant le NoC aux applications dont le profil des communication est fluctuant. Cette situation tend `a se g'en'eraliser dansle domaine du multim'edia et des t'el'ecoms. Aussi l'objet de ce stage s'inscrit dans cette volont'e de fournir au NoC des capacit'es d'observation et d'auto-adaptation.
2 Sujet
Un NoC consiste en un ensemble de routeurs connect'es suivant une topologie donn'ee et d'interfaces d'entr'eessorties. Les co^uts en surface de silicium et en consommation d'un r'eseau sont domin'es par celui des m'emoires n'ecessaires pour stocker les donn'ees `a transf'erer. Les m'ethodes courantes se traduisent par l'emploi de FIFOsmultiples qui permettent d''eviter le blocage des donn'ees et d'encaisser les pics ponctuels de communication. Cellesci sont g'en'eralement dimensionn'ees suivant le pire cas, ce qui conduit `a surco^ut qui peut s'av'erer tr`es importantdans le cas d'application au comportement fortement dynamique.
L'objectif de ce stage est d'appliquer des m'ethodes d'allocation dynamique permettant de remplacer les FIFOspar des m'emoires de type RAM afin de r'egler au mieux l'espace m'emoire en fonction des besoins constat'es en temps r'eel. Le travail consistera `a 'elaborer une m'ethode d'optimisation qui fournira hors ligne une solution initiale et quir'ealisera en ligne une optimisation dont le but sera de modifier `a la vol'ee cette allocation en fonction des besoins. Le principale point dur r'eside dans la conception d'une methode de complexit'e r'eduite pouvant ^etre ex'ecut'ee parun processeur embarqu'e disposant de capacit'es r'eduites (ex. Microblaze sur FPGA Xilinx).
3 Informations
- Contact : marc.sevaux@univ-ubs.fr, tel. 02 97 87 45 64
- P'eriode : Fev. - Ao^ut 2008
- R'emun'eration : environ 340 EUR/ mois