Proposition de th
Forum 'Emplois' - Sujet créé le 2007-07-19
Bonjour,
Dans le cadre du projet MORE : Multicriteria Optimisations for Real-time
Embedded Systems (Programme ANR "Architectures du Futur" 2006), nous proposons
le sujet de thèse ci-dessous.
Les candidat(e)s devront être titulaires d'un master en informatique et
posséder de bonnes connaissances en architecture des processeurs et
compilation bas niveau.
Les candidatures doivent être déposées par courrier électronique à
rochange@irit.fr. Elles doivent impérativement comporter une lettre de
motivation et un CV détaillé.
--
Christine Rochange
Equipe TRACES de l'Institut de Recherche en Informatique de Toulouse
http://www.irit.fr/Traces
05 61 55 63 60
-------------------------------------------------------------------------------
-----------
Pour la conception de systèmes embarqués à échéances temporelles strictes,
il faut être capable d'évaluer le temps d'exécution pire cas des
applications de manière à la fois fiable (c'est-à-dire que le résultat du
calcul doit effectivement être une borne supérieure du temps d'exécution,
quelles que soient les valeurs en entrée du programme) et précise. De
nombreux travaux ont été menés ces dernières années pour développer des
méthodes d'évaluation de ce temps d'exécution pire cas (WCET :
Worst-Case Execution Time). Toutefois, la tendance actuelle est d'utiliser de
plus en plus souvent des processeurs haute-performance dans un contexte
temps-réel, et ces processeurs intègrent un ensemble de mécanismes
difficiles à modéliser et à prendre en compte avec les méthodes usuelles
d'évaluation du WCET. Le travail proposé vise à explorer les possibilités
de transformations du code au niveau assembleur de manière à permettre le
calcul du WCET à l'aide des méthodes de l'état de l'art, et ce en
assurant fiabilité et précision. Il s'agira d'aborder, en particulier, le
cas des pipelines superscalaires à ordonnancement dynamique des instructions,
représentatif de la plupart des processeurs haute-performance
d'aujourd'hui. Ces pipelines induisent des interférences temporelles entre
blocs de base, qui font que le temps d'exécution d'un bloc de base peut
dépendre d'un bloc exécuté longtemps avant lui. L'objectif est de
développer un modèle permettant d'identifier les conditions sous lesquelles de telles interactions sont susceptibles de se produire. La connaissance de ces conditions permettra alors de proposer des transformations du code (réordonnancement, alignement, ...) qui éliminent tout risque d'interférences tout en dégradant le moins possible les performances potentielles.
Dans le cadre du projet MORE : Multicriteria Optimisations for Real-time
Embedded Systems (Programme ANR "Architectures du Futur" 2006), nous proposons
le sujet de thèse ci-dessous.
Les candidat(e)s devront être titulaires d'un master en informatique et
posséder de bonnes connaissances en architecture des processeurs et
compilation bas niveau.
Les candidatures doivent être déposées par courrier électronique à
rochange@irit.fr. Elles doivent impérativement comporter une lettre de
motivation et un CV détaillé.
--
Christine Rochange
Equipe TRACES de l'Institut de Recherche en Informatique de Toulouse
http://www.irit.fr/Traces
05 61 55 63 60
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Pour la conception de systèmes embarqués à échéances temporelles strictes,
il faut être capable d'évaluer le temps d'exécution pire cas des
applications de manière à la fois fiable (c'est-à-dire que le résultat du
calcul doit effectivement être une borne supérieure du temps d'exécution,
quelles que soient les valeurs en entrée du programme) et précise. De
nombreux travaux ont été menés ces dernières années pour développer des
méthodes d'évaluation de ce temps d'exécution pire cas (WCET :
Worst-Case Execution Time). Toutefois, la tendance actuelle est d'utiliser de
plus en plus souvent des processeurs haute-performance dans un contexte
temps-réel, et ces processeurs intègrent un ensemble de mécanismes
difficiles à modéliser et à prendre en compte avec les méthodes usuelles
d'évaluation du WCET. Le travail proposé vise à explorer les possibilités
de transformations du code au niveau assembleur de manière à permettre le
calcul du WCET à l'aide des méthodes de l'état de l'art, et ce en
assurant fiabilité et précision. Il s'agira d'aborder, en particulier, le
cas des pipelines superscalaires à ordonnancement dynamique des instructions,
représentatif de la plupart des processeurs haute-performance
d'aujourd'hui. Ces pipelines induisent des interférences temporelles entre
blocs de base, qui font que le temps d'exécution d'un bloc de base peut
dépendre d'un bloc exécuté longtemps avant lui. L'objectif est de
développer un modèle permettant d'identifier les conditions sous lesquelles de telles interactions sont susceptibles de se produire. La connaissance de ces conditions permettra alors de proposer des transformations du code (réordonnancement, alignement, ...) qui éliminent tout risque d'interférences tout en dégradant le moins possible les performances potentielles.