Le 19/11/2015 par lzaourar :

- Titre : Optimisation du partitionnement de circuits pour des plateformes multi-FPGAs.
- Sujet : De nos jours, l'automatisation du partitionnement inter-FPGA présente un défi technique important. Le but est de découper efficacement le SoC en plusieurs parties en réduisant les communications entre elles et la longueur des chemins logiques traversant différentes parties. De plus, il faut tenir compte du nombre limité de ressources internes de chaque FPGA, essayer de réduire le nombre de signaux entrants et sortants de chaque partie, et diminuer la longueur des chemins traversant les FPGA. Ces objectifs sont très importants et ont une grande influence sur les performances du SoC que l'on veut prototyper.
Le candidat devra réaliser une modélisation mathématique détaillée du problème prenant en compte l'ensemble des contraintes matérielles de la plateforme multi‐FPGA. Il devra également étudier des algorithmes d'optimisation pour résoudre efficacement le problème du partitionnement sur des plates-formes multi-FPGA. Enfin, la mise en oeuvre d'un exemple de prototypage, le développement des algorithmes d'optimisation proposés et la validation sur une carte multi-FPGA seront effectués. Une comparaison des résultats obtenus avec les heuristiques développées en interne conclura cette étude.

- Niveau demandé : Master recherche/diplôme ingénieur
- Durée : 6 mois
- Compétences : Le stage est ouvert à des étudiants possédant de bonnes connaissances en algorithmique et en programmation. .
- Pièces à fournir : CV + lettre de motivation + classements
- Contacts :
Nom : Lilia Zaourar / François Galea
Téléphone : 01.69.08.00.95 / 01.69.08.17.09
Email : lilia.zaourar@cea.fr / francois.galea@cea.fr